芯片到芯片的连接IP寻址支持有机基板封装

cadence design systems在tsmc n7工艺上提供了经过硅验证的cadence ultralink d2d phy ip。现在提供具有完整硅特性数据的工艺中的测试硅，这是超高速，高级ip的重要里程碑。需要进行广泛的硅验证，以确保设计余量，所有工艺角的性能，ber，插入损耗和最大传输速度。对于n6工艺，提供了重新表征的硅数据。
加速计算平台中的系统进步，包括cpu，gpu和fpga，用于ai加速的异构soc和高速网络/互连，都将芯片集成推向了前所未有的高度。这需要更复杂的设计，更大的芯片尺寸以及最先进的几何结构的快速采用。为了管理先进硅的经济性和不断增长的单片管芯尺寸，随着采用先进封装的多管芯设计变得非常普遍，管芯到管芯的连接变得越来越重要。
台积电设计基础架构管理部高级总监suk lee表示：“我们很高兴看到我们与cadence的最新合作，可以跨多个tsmc高级流程交付cadence的d2d phy ip。“通过将cadence的领先serdes ip和台积电的先进工艺技术相结合的共同努力，我们的客户可以为新兴的云计算，ai，5g和超大规模数据中心应用释放他们的芯片创新。”
“为帮助我们共同的客户在用于云计算应用的高级soc设计中取得成功，我们已在多个tsmc高级流程中启用了我们的ultralink d2d phy ip：首先是n7和n6，并于今年晚些时候与n5进行了快速跟进， cadence ip集团产品营销副总裁rishi chugh说。“为了满足客户不断变化的需求，我们继续投资pam4和nrz serdes ip。ultralink d2d phy ip是一项关键技术，可提供高带宽，低延迟和低功耗，同时还能实现异构设计和集成封装解决方案的泛滥。”

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